인텔은 22nm 프로세서에 3D 트랜지스터 기술을 적용시킨다.

● 인텔, 3D 트랜지스터에서도 선두로 나서다.

　Intel이 22nm 프로세스 "P1270"에 3D 트랜지스터 기술 "트라이 게이트 (Tri - Gate)"을 채택했다고 발표했다. 종래의 트랜지스터는 2D 평면 이었지만, Intel의 새로운 프로세스는 3D의 입체 구조가 된다. 이것은 트랜지스터의 역사가 시작된 이래의 근본적인 구조 변화에서 큰 단계이다. 장점은 누설 전류의 억제, 활성 전력 감소, 트랜지스터 속도 향상, 트랜지스터의 소형화 등.

　무엇보다, 3D 트랜지스터 기술은 Intel만이 개발하고 있던 것은 아니다. 주요 반도체 업체들은 모두이 기술에 주력하고 있으며, 반도체 컨퍼런스 "IEDM"에서는 매년 회사의 연구 성과가 발표되고 있었다.

 

<22nm 3D 트라이 게이트 트랜지스터 구조 실제 사진>

각사가 혈안이되어 3D 트랜지스터를 개발하고있는데 트랜지스터 구조를 근본적으로 변혁해야한다 "마감"이 다가오고 있기 때문이다. MPU위한 프로세스 노드에서는 15 ~ 11nm 세대는 3D 트랜지스터 등의 구조 변화가 필요한 것으로 알려져있다. 이미 여러 업체가 15nm (공급 업체따라 16nm 또는 14nm라고 부르는 경우도있다) 과정에서 새로운 구조를 채용하는 것을 시사하고있다. 그런 중에 이번 Intel의 발표가 행해졌다.

　Intel의 발표의 큰 포인트는 3 개.
(1) 3D 트랜지스터를 양산 프로세스에 처음 도입했다.
(2) 다른 업체보다 1 ~ 2 세대 빨리 트랜지스터 구조의 변혁을 행했다.
(3) 그 결과 3D 트랜지스터 화의 이점을 1 세대 빨리 누릴 수있다.

Intel은 High-K/Metal-Gate 양산 프로세스에 도입도 타사보다 1 세대 선행했지만, 이번에도 1 ~ 2 세대 빨리 양산에 가지고왔다.
새로운 기술을 양산 기술로 전환한다는 점에서 Intel이 뛰어나다는 것을 보여주고있다.

　그러나 3D 트랜지스터의 효과를 과대 평가 할 수 없다. 현재 3D 트랜지스터를 사용해도 130nm 프로세스 이전 CMOS 스케일링 속도는 되돌릴 수 없기 때문이다. 캠퍼 제는되지만, 근본적인 개혁이 될지 어떨지는 미묘한 곳이다. 그리고 1 ~ 2 세대 다른 업체도 따라잡을 가능성이 높다. 또한 Intel은 제조가 어려운 3D 트랜지스터의 위험이있다. 예를 들어, 수율문제, 생산가능한 수율치에 도달문제가 있다.

● 트랜지스터를 세우는 3D 트랜지스터
　현재 평면 (Planar) 트랜지스터는 실리콘 표면에 소스와 드레인을 만들고 그 사이에 올린 게이트에 전압을 거는 것으로, 소스 - 드레인 사이의 채널을 제어하고있다. 트랜지스터는 탄생부터 지금까지 평면형 그대로 오로지 작아지고왔다. 이번 트라이 게이트 3D 트랜지스터는 그 채널을 입체적으로 바꾼다.

　3D트랜지스터는, 원래 히타치가 1989년 12월에 IEDM로 발표한 논문「A fully depleted lean-channel transistor (DELTA)-a novel vertical ultrathin SOI MOSFET」로 발단하고 있다고 말해진다.기본적인 생각은, 전자의 가는 길인 채널을 입체화하는 것으로, 1 방향은 아니고 2~4 방향에서 채널을 게이트로 둘러싸 버린다.이러한 3 D구조는, 트랜지스터로서 이상에 가깝기 때문에, 각사가 트랜지스터의 장래형으로서 연구를 진행시켜 왔다.　　
트랜지스터로 바람직한 3D 구조는 처음에는 극적으로 트랜지스터를 바꿀 것으로 예상됐다. 서두에서 언급한 이점 트랜지스터의 성능이 비약적으로 향상, 반면에 누설 전류는 작은까지 억제되어 결과적으로 빠르고 초저 전력의 칩이 가능하게된다고도 말했다. CMOS 스케일링 규칙은 130nm 프로세스 이전의 페이스로 돌아가기도 기대되었다.

　그러나 현실은 거기까지 화려하게 아니다. 3D 트랜지스터 화를 통해 상당한 성능 향상과 누수 / 액티브 전류의 억제는 가능하게되지만, 이전 예상한 정도는 아니다. 예를 들어, 이번, Intel은 22nm 트라이 게이트는 32nm 평면과 비교하여 동일한 게이트 딜레이 때 트랜지스터 당 작동시의 전력을 50 % 이상 줄일 수 있다고 발표하고있다. 3D 트랜지스터화에 의해 동작 전압을 20 % 정도 줄일 수 있기 때문이다.

프로세스 규칙의 이행에 따른 누설 전류

 스위칭 속도, 동작 전력의 변화 32nm 평면과 22nm 트라이 게이트의 게이트 지연과 동작 전압 비교
　 

트라이 게이트 오프 상태시의 누설 전류가 적은 같은 전류 경우 임계값 전압을 낮출 수 있다.

● 전통적인 CMOS 스케일링이 130nm에서 임종
　
여기만을 보면 극적으로 전력을 줄일 수 있도록 보인다. 실제로 상당한 효과가 있지만, 그래도 이전에 비해 충분하지 않다. 130nm까지 CMOS 스케일링은 1 노드 세대 트랜지스터 당 전력은 35 %까지 감소했기 때문이다. 22nm 트라이 게이트가 50 % 감소하면 예전의 페이스로 돌아온 것은 아니다된다. 즉, Pentium 4 시대 전반까지의 CPU를 복잡하면서 동작 주파수를 팍팍 올리는 시대에는 돌아갈 수 없다.

　좀 더 자세히 보면, 130nm까지는 1 노드 세대마다 트랜지스터 장치 피치는 "0.7 배 (70 %)"또는 그 이하로 축소. 게이트 길이도 70 % 이하가되어, 동작 전압도 70 % 떨어졌다. 소비 전력은 용량 × 전압의 제곱 × 동작 주파수에 비례하기 때문에 용량의 70 % 전압의 70 % 감소 덕분에 같은 주파수한다 트랜지스터 당 전력은 35 %까지 줄일 수 있었다. 주파수를 140 % 인상, 그냥 트랜지스터 당 전력이 50 %로, 칩 면적 당 전력 밀도가 이전 세대와 동일하게 계산이었다.

　CPU의 냉각을 생각하면 가장 중요한 요소는 전력 밀도에서 이것을 올리지 않는 것이 요구된다. 130nm까지는 CMOS 스케일링에 의해 자동으로 전력 밀도를 일정하게 유지할 수 있었다. 이 "공짜 점심"을 사용하여 CPU 1 노드 세대마다 2 배의 트랜지스터를 쌓아 1.4 배 동작 주파수를 달성하고 진화했다.

　그러나 130nm이 70 % 확장의 시대는 끝났다. IBM은 이것을 "전통적인 CMOS 스케일링의 종언"이라고 표현했다. 누설 전류의 급증을 억제하기 위해 게이트 절연막 두께와 구동 전압의 저감 할 수 없게했기 때문이다. 전압은 세대마다 몇 % 밖에 떨어지지 않게되어 버렸기 때문에, 아무것도하지 않으면 전력 밀도가 세대마다 급증하고 버리게되었다.

 

　하지만 이번 22nm 트라이 게이트는 전압은 80 % 정도까지 감소하고 용량도 줄어들기 때문에 트랜지스터 당 전력은 50 % 또는 그 이하로 내려간다. 32nm에서 22nm로 트랜지스터 밀도가 2 배로되면 상쇄되어 전력 밀도가 같거나 이하로 계산이다. 90nm부터 지금까지 고침에서 비교하면 상당히 개선되지만, 그래도 동작 주파수를 높이는 여유가된다.

　이렇게 보면 3D 트랜지스터 화는 이전 소란만큼 극적이 아님을 알 수있다. 하지만, 현재 노드 세대마다 다양한 노력을하고 전력 밀도를 어떻게든 세대마다 일정하게 유지하고있는 상태이므로, 그것과 비교하면 상당히 편해질 것은 확실하다. 과도한 기대는 할 수 없지만, 나름의 효과는 기대할 것이다.

● 무어의 법칙의 유지를위한 70 % 씩 장치 피치 축소
　트랜지스터 구조의 변혁이 필요하다고는 반도체 메이커 간의 공통 인식되고있다. 그리고 많은 제조 업체가 15 ~ 11nm 프로세스 세대 트랜지스터 구조의 변혁이 필요하다고 생각하고있다. 그것은 22 ~ 20nm 프로세스까지 평면 형식도 건설할 수있다, 그러나 이하가되면 어렵게되기 때문이다.

　이유는 몇 가지 있지만, 근본적으로는 장치를 줄일 수 없다는 한계가 있다고한다. 반도체 제조 업체 로직 공정 장치 피치 (게이트 피치)를 노드 세대마다 약 70 %로 축소왔다. 트랜지스터의 간격이 70 %되면 칩 당 트랜지스터 수는 2 배가된다. 이것이 현재는 2 년에 1 번의 페이스되고있다 "무어의 법칙 '이다.

 

　이전이 70 % 씩 축소를 계속 수 있다고 생각했다. 그러나 미세화가 이어 게이트 절연막이 원자 몇 개분까지 작아진 결과 다양한 누설 전류가 급증하기 시작했다. 예를 들어, 게이트에 전압을 걸어 않은 때도 소스와 드레인 사이에 전류가 흐르는 하위​​ 임계값 누설 전류는 게이트 길이가 짧게되면 짧은 채널 효과 증대한다. 따라서 반도체 제조 업체는 게이트 길이의 감소 비율을 낮추고있다.

　아래는 ITRS 로드맵보기, CPU 등 고속 로직위한 프로세스 노드와 게이트 길이의 관계다. 2006 년 로드맵에서는 게이트 길이를 노드의 숫자보다 훨씬 작게 유지하고 있었다. 그러나 현재의 로드맵은 게이트 길이는 노드보다 완만한 속도로 밖에 줄일 가지 않는다. 성능은 대신 왜곡 실리콘 등 다양한 기술의 투입으로 끌어올리고있다.

　그러나 어쩔 수없는 부분이있다. 그것은 장치의 크기이다. GLOBALFOUNDRIES는 2010 년 3 월에 열린 반도체 컨퍼런스 "ISQED"에서 "Beyond 32nm Technology"라는 제목의 세션에서 그 이유를 자세히 설명하고있다. 그것에 따르면, 트랜지스터의 간격은 70 %로 저감하고 가는데, 게이트 길이는 70 %로 축소하지 않는다. 32nm 노드에서 장치 피치는 120 ~ 130nm하지만 22nm은 90 ~ 100nm되어, 15nm에서는 60 ~ 70nm된다. 그러면 15nm 세대는 현재의 평면 트랜지스터는 거의 들어가지 않게되어 버린다고한다. 만약 15nm로 납입할 수하더라도 11nm (제조 업체에서 10nm라고도)는 더 어렵다.

  
● 트랜지스터 구조의 변화 2 가지 선택

 

 

　이 문제를 해결하는 가장 근본적인 방법은 트랜지스터 구조의 변혁이라고한다. 즉, 장치를 작게한다는 무어의 법칙의 유지를 위해 트랜지스터의 구조를 작게 할 수 있도록 변화해야한다고 말해지고있다.

　트랜지스터의 개혁에서 현재 부상하고있는 유력한 대안은 2 개. 하나는 3D 트랜지스터 화로 일반적으로 멀티 게이트 (MuGFET)이라고 칭한다. 여기에는, Intel가 채용한 트라이 게이트 이외에 좌우 2 면만 게이트로 사용 듀얼 게이트 또는 FinFET과 4 면을 게이트로 GAA (게이트 올 라운드) 등 다양한 유형이있다. 또한 미래의 실현이 기대되고있는 나노 와이어 트랜지스터도 크게 분류하면 3D 트랜지스터의 일종이다. 어쨌든 공통의 채널을 입체 화하는 것이다.

　또 다른 방법은 SOI (silicon - on - insulator) 기술을 발전시키는 것이다. 지금의 AMD CPU 등이 채용하고있다 SOI 채널을 완전히 실리콘에서 분리하지 않는 부분 고갈 형식 SOI (PDSOI)이다. 부분 고갈 형식 SOI는 하위 임계값 누설 전류를 억제한다는 문제가있다. 반면 채널을 완전히 분리하는 완전한 고갈 형식 SOI (FDSOI)는 오프 상태 누설 전류를 확실히 억제된다. 따라서 채널을 짧게있다.

 

 

각종 공정 기술 전환 타이밍
　

FDSOI을 채용하는 경우에도 장기 적으로는 3D 트랜지스터로 전환하는 것으로 생각되고있다. 그러나 FDSOI를 중계하는 것으로, 제조가보다 어려운 3D 트랜지스터로의 전환을 연기할 수있다. 원래 3D 트랜지스터가 부상하고 왔을 때, ITRS 프레 젠 테이션을 봐도, 22nm 세대 당 도입된다는 예측 예제가 있었다. 그러나 제조상의 어려움이 지적되는 것과 동시에,시기가 후퇴하고 아래 그림과 같이 도입은 15 ~ 11nm 세대가 될 것으로 추정되게되었다.

　그런데 작년 겨울 ITRS 회의에서는 멀티 게이트 (MuGFET)의 도입시기가 앞당겨질 가능성이 있다고 지적했다. 이번 Intel의 발표는 로드맵에서 예측되지 셈이다. 한편, FDSOI을 도입하면 다중 게이트 트랜지스터의 도입은 15nm보다 느려질 가능성이 있다고 표시했다. FDSOI에서 웨하하코스토은 증가하지만, 3D 트랜지스터 화의 위험이 지연있는 것이다.

　이러한 변혁기에 있기 때문에 22nm 이후는, 프로세스 기술이 중요한 포인트가된다. 각 업체들이 어떤 기술을 선택하거나, 성능과 전력 비용을 크게 좌우한다. 그 의미에서는, 22nm 프로세스에서 타사보다 1 ~ 2 세대 빨리 3D 트랜지스터를 채용한 Intel은 대담한 내기에 나선 셈이다.