반도체산업 혁신은 가능할까?

▲450mm 웨이퍼

기술발전속도 저하…무너지는 무어의 법칙

반도체 소자 업체들은 어떻게 이익을 남길까. ‘매년 떨어지는 시장 가격보다 더 빨리 원가를 낮추는 것’이 해답이다. 반도체 산업의 발전 과정을 되짚어보면 항상 이러한 대전제가 밑바탕에 깔려 있었다.

반도체의 주 원료는 직경이 200mm 혹은 300mm인 실리콘 웨이퍼 원판이다. 이 원판 위에 회로를 그린 다음 하나하나 잘라내서 용도에 맞게 패키징되어 나온 것이 우리가 흔히 볼 수 있는 반도체다. 이러한 반도체의 원가를 낮추는 방법은, 한 장의 웨이퍼에서 뽑아낼 수 있는 칩 수를 늘리는 것이다.

칩 수를 늘리려면 회로 패턴을 보다 미세하게 그려넣을 수 있어야 한다. 즉, 고집적을 통해 하나하나의 칩 크기를 줄여야 한다는 것이다.

반도체를 만드는 생산 공정은 증착, 노광, 식각, 세정, 검사 등으로 나뉜다. 이 가운데 노광은 회로가 새겨진 마스크에 빛을 통과시켜 실리콘 웨이퍼에 회로 패턴을 형성시키는 과정으로, 가장 핵심적인 반도체 제조 공정이다.

노광 장비의 성능은 광원의 파장으로 결정된다. 파장이 짧으면 보다 미세한 회로 패턴을 웨이퍼 위에 형성할 수 있다. 반도체 노광 장비의 빛 파장은 그간 436nm→405nm→365nm→248nm→193nm로 단계적 발전을 거듭해왔다. 이에 맞춰 메모리와 마이크로프로세서(MPU)의 회로 선폭도 점점 좁아졌다.

현재 10~30나노대 반도체 제조 공정에서 사용되는 노광 장비는 193nm 레이저 파장의 불화아르곤(ArF)에서 발전한 이머전 ArF다. 이머전 ArF는 렌즈에 물을 넣어 빛 굴절률을 높이고 파장을 줄인 방식이다. 다만 이머전 ArF 노광 장비로 그려넣을 수 있는 물리적 회로 선폭의 한계치는 38나노에 그친다.

인텔과 삼성전자, SK하이닉스, TSMC 등 주요 업체들은 이머전 ArF로 회로 패턴을 두 번에 나눠 형성시키는 더블패터닝 기술을 도입해 30나노, 20나노대로 선폭을 좁혀왔다. 비교적 설계 구조가 단순한 낸드플래시 메모리의 경우 이미 이머전 ArF 노광 장비+더블패터닝 조합의 한계치인 19나노 제품이 양산 중이다.

더블패터닝을 도입하기 시작한 2010년~2011년경 업계에선 “조만간 미세공정 전환의 한계가 올 것”이라는 관측이 나오기도 했다. 과거처럼 원가를 낮추기가 힘들어질 것이라는 얘기였다. ArF 노광 장비와 더블패터닝 기술로 구현할 수 있는 회로 미세화는 이미 한계치에 다다랐고, 낸드플래시 업계는 16나노 제품을 양산하기 위해 더블 패터닝에서 한 단계 나아간 쿼드 패터닝을 적용할 계획이라고 밝히고 있다.

박성욱 SK하이닉스 사장은 “여러 번의 이머전 노광 공정을 거치는 더블 패터닝, 쿼드 패터닝을 활용할 경우 공정수가 늘어나 원가 측면에선 부정적”이라고 말했다. 낸드플래시의 경우 그럭저럭 생산될 수 있겠지만, 설계가 복잡한 로직 제품이나 D램의 경우 오히려 원가가 높아질 수도 있다는 분석도 나온다. 원가를 낮추지 못하면 굳이 미세 공정 전환을 할 이유가 없다. 이렇게 되면, 반도체의 집적도가 2년마다 두 배씩 증가(선폭 축소)한다는 무어의 법칙은 깨져버리고 만다.

이러한 우려 속에 대안으로 지목되고 있는 기술이 바로 극자외선(EUV)이다. EUV는 파장이 13.5nm로 짧아 회로 선폭이 10나노대 이하인 차세대 반도체 제조 공정에 쓰일 것으로 기대된다. 브라이언 크르자니크 인텔 신임 최고경영자(CEO)는 “ASML의 EUV 장비는 무어의 법칙을 연장시킬 수 있는 핵심 도구”라고 설명했다.

다만 현재까지 나와 있는 EUV 노광 장비는 광원 에너지 부족으로 웨이퍼 처리량이 현저히 떨어지는 것이 문제다. 최근 양산용으로 출하된 ASML의 EUV 노광 장비인 NXE3300B는 시간당 웨이퍼 처리량이 30여장으로 테스트 장비로만 활용될 것으로 전해진다. 시간당 100장 이상, 적어도 70장 이상은 처리할 수 있어야 실제 양산라인에 도입될 수 있다.

벨기에 반도체 연구 기관인 IMEC의 쿠르트 론세 이사는 “EUV 노광 장비용 광원 에너지는 지난 3년간 20배 강해졌지만 상용화하려면 지금보다 20배나 더 강해져야(500~1000W) 한다”며 “EUV가 대안인 것은 확실하지만 2년 이내에 상용화되기는 어려울 것”이라고 견해를 밝혔다.

ASML은 EUV 광원 출력을 높이는 연구개발(R&D)을 지속해 2014년 중반기에는 시간당 70장, 2016년 경에는 시간당 125장의 웨이퍼를 처리할 수 있을 것이라고 발표했다. 이러한 EUV 장비의 성능 일정은 당초 계획보다 상당 시간 지연된 것이다.

임창문 SK하이닉스 D램공정AP팀 연구위원은 “EUV 장비가 양산 라인에 적용되는 시점은 빠르면 2014년 말, 늦어도 2016년 안이라고 보고 있다”며 “빠르면 빠를수록 좋을 텐데 노광 외 다른 장비와 재료 부문의 생태계도 바뀌어야 하므로 예측이 힘들다”라고 말했다.

소자 업체들은 자구책 마련에 분주한 모습이다. 메모리 업계는 적층 설계 기술을 통해 집적도를 높이고 ‘용량당원가’를 줄이려는 움직임을 보이고 있다. 시스템반도체 업계는 웨이퍼의 직경을 450mm로 늘려 규모의 경제로 원가를 낮추겠다는 계획을 세워뒀다. 그러나 양쪽 다 쉽지 않은 계획이다. 적층 설계 기술은 떨어지는 수율을 잡는 것이 관건이다. 450mm 웨이퍼 전환은 반도체 공정 생태계 전체를 바꿔야 하므로 상당한 시간이 걸린다.

무엇하나 계획대로 되지 않으면, 수십년간 반도체 업계에서 회자돼왔던 무어의 법칙은 정말로 폐기될 수도 있다.

메모리업계에 부는 설계혁신, 차세대 제품 바람

D램과 낸드플래시를 생산하는 메모리 반도체 업체들은 노광 공정의 미세화 한계를 설계 혁신과 차세대 제품으로 극복하겠다는 계획을 세워뒀다. 단기적으로는 적층 방식의 새로운 설계 구조를 도입해 ‘용량당원가’를 줄인다. 중장기적으로는 그간의 시장 질서를 확 바꿀 수 있는 새로운 형태의 메모리를 선보인다.

낸드플래시는 칩을 수직으로 쌓아 집적도를 높인 3D 적층 방식이 개발되고 있다. 적층 방식은 낸드플래시 업체들이 집적도(용량) 확대를 위해 오랜 기간 연구개발(R&D)에 공을 들인 기술이다.

이 기술이 상용화되면 낸드플래시의 ‘용량당비용’을 보다 낮출 수 있는 계기가 될 수 있다고 전문가들은 설명했다. 삼성전자와 SK하이닉스, 일본 도시바 등 주요 낸드플래시 생산 업체들은 올 연말을 기점으로 3D 적층 구조의 낸드플래시 칩 시제품을 선보일 예정이다. 16나노 전후 공정(1Y나노)의 다음 세대 주력 제품으로 3D 낸드플래시를 내세우겠다는 것이다.

3D 낸드플래시의 브랜드명은 각사별로 다르지만 ‘수직 적층을 통한 집적도 확대’ 및 ‘용량당 원가 감소’ 의미를 담고 있다. 삼성전자는 3D 낸드플래시를 V(Vertical, 수직)낸드, SK하이닉스는 SMArT(Stacked Memory Array Transistor, 적층 방식 메모리), 도시바는 BiCS(Bit Cost Scalable 축소 가능한 비트당 가격)라고 이름 붙였다.

풀어야 할 기술적 과제는 물론 있다. 메모리 칩을 적층하려면 그 만큼 공정이 늘어난다. 이는 원가상승, 생산성 저하를 야기한다. 낮아지는 용량당비용보다 늘어난 공정에 따른 원가 상승분이 클 경우 양산화가 늦춰질 수 있다는 지적이 있다. 적층이 이뤄지면 메모리 셀의 특성도 변하기 때문에 컨트롤러 기술도 새롭게 개발해야 한다.

D램은 전하의 저장 유무로 1과 0을 판단하는 커패시터의 용량을 사수하는 것이 도전 과제다. 이는 EUV 노광 장비의 성능 개선 지연과는 또 다른 차원의 문제다.

공정 미세화가 이뤄질 수록 셀 면적은 좁아진다. 그간 D램 업체들은 좁아진 셀 면적 위에서 커패시터를 수직으로 길죽하게 늘어올리는 방법으로 용량을 사수해왔다. 커패시터 용량이 줄어들면 데이터 보관 시간이 짧아지고 전력 누출량은 증가해 불량율이 높아진다. 따라서 용량 사수는 무조건적으로 이뤄져야 한다.

현재 기술 그대로 10나노대로 접어들 경우 원통형 커패시터의 바닥 면적과 높이 비율(Aspect Ratio, A/R)은 100이 넘을 것이라는 예상이 나와 있다. 100이라는 A/R 비율은 상상을 초월하는 것이다. 162층, 높이가 828m인 세계 최고층 건물 두바이 부르즈 할리파의 A/R 비율은 단지 6에 그친다. 커패시터의 A/R은 고층 건물과는 비교할 수 없을 정도로 높다.

삼성전자나 SK하이닉스가 올해 현재 양산하고 있거나 양산할 것으로 계획한 D램의 회로 선폭은 25나노(2Y나노) 안팎이다. 업계와 학계에선 2Z 나노를 거친 이후 1X 나노에선 커패시터 용량을 사수하기가 힘들 것이라는 견해를 내놓고 있다. 게이트 구조를 일부 수정하거나 절연체를 신소재로 변경하는 방법 등이 높은 A/R 문제를 풀 수 있는 해결책으로 연구가 이뤄지고 있다.

미세화의 한계, 커패시터의 용량 사수 문제를 해결하기 위해 연구되고 있는 또 다른 기술은 바로 ‘하이브리드메모리큐브(HMC)’다. HMC는 실리콘관통전극(TSV)으로 D램을 적층하는 새로운 설계 표준이다. HMC의 설계 구조는 미국 마이크론이 처음 고안한 것으로 2011년 말 메모리 업계 1위인 삼성전자가 컨소시엄에 발을 들여놓은 이후 전 세계 100개 이상의 기업과 연구기관이 이러한 설계 구조를 상용화하기 위한 연구를 진행하고 있다.

그러나 HMC의 핵심인 TSV는 아직 비용 효율화가 이뤄지지 않은 기술이어서 상용화 시점을 가늠키가 쉽지 않다. 웨이퍼를 한 번더 가공해야 하는 만큼 원가가 높아질 수 밖에 없는데, 가격을 더 받을 수 있을 것인가가 양산화의 관건이다. 

메모리 업체들은 2015~2016년 사이 미세공정 수준이 10나노대에 이르러 더 이상 진화가 힘들 경우를 대비해 스핀주입자화반전메모리(STT-M램), 3D 저항변화메모리(Re램), 상변화메모리(P램)의 연구개발(R&D)에 한창이다. 전문가들은 이들 차세대 메모리가 D램, 낸드플래시와 같은 전통적 메모리의 역할을 대체하고 그간의 시장질서(가격)을 확 바꿀 수도 있다는 견해를 내놓고 있다.

해답없는 시스템반도체 공정 미세화

극자외선(EUV) 노광 장비의 성능 개선 지연은 마이크로프로세서(MPU)와 모바일 애플리케이션프로세서(AP) 등 시스템온칩(SoC)과 같은 시스템LSI 제품군의 공정 미세화를 가로막고 있다.

더블패터닝과 같은 다 패터닝 기술을 활용해 꾸역꾸역 미세화를 시킬 수는 있다. 그러나 다양한 기능이 통합되는 로직 제품군은 메모리 대비 회로 설계가 복잡하다. 이는 곧 생산성 저하, 비용 상승을 부추긴다. 어렵사리 미세 공정으로 넘어가도 비용 절감은 어렵다는 얘기다.

삼성전자와 TSMC, 글로벌파운드리 등이 내년께 양산 계획을 세워둔 14나노(TSMC는 16나노) 로직 공정은 게이트 구조가 3D인 핀펫(FinFET)으로 바뀐다. 이는 추가적인 비용 상승을 야기한다. 공정 미세화로 누설 전류는 줄어들고 성능은 높아지겠지만, 공급자에게 돌아오는 이득은 많지 않다는 것이다.

인텔과 TSMC, 삼성전자가 EUV 노광 장비 개발을 위해 ASML에 자금을 대고 웨이퍼 직경을 300mm에서 450mm로 전환하는데 앞장서는 이유가 바로 여기 있다.

450mm 웨이퍼는 300mm 대비 면적이 2.25배 넓어 웨이퍼 한 장에서 뽑아낼 수 있는 칩 수를 두 배 이상으로 늘릴 수 있다. 이들은 로직 공정이 10나노 아래로 내려가면 웨이퍼 크기 자체를 늘리지 않고서는 추가적인 생산량 확대 및 원가 절감이 쉽지 않을 것으로 보고 있다.

인텔은 올해 20억달러를 투입해 첫 450mm 공장을 짓겠다는 발표를 했다. TSMC는 2016~2017년 사이 450mm 파일럿 라인을 구축한 뒤 2018년에는 대량 양산 체제를 갖춘다는 구체적인 계획까지 세웠다.

적층 등을 통해 ‘용량당원가’를 줄일 여지가 남아있는 SK하이닉스나 도시바 같은 메모리 반도체 업체들은 450mm 전환에 부정적 견해를 나타내고 있다. 메모리 칩이 로직 칩 대비 면적이 작다는 것도 주된 이유 가운데 하나다. 450mm로 전환하면 투자 자금이 들어가야 하고, 해당 공장이 가동됐을 시 공급 과잉 우려도 상존한다.

메모리 업체들이야 어찌됐건 로직 공정을 다루는 인텔 등은 450mm 전환을 위해 바삐 움직이고 있다. 인텔, 삼성전자, TSMC, IBM, 글로벌파운드리가 주축인 ‘글로벌 450mm 컨소시움(G450C)’은 미국 뉴욕주립대 나노스케일사이언스엔지니어링대학(CNSE) 내에 450mm 테스트 공장을 구축했다.

어플라이드, ASML, 램리서치, KLA텐코 등 글로벌 장비 업체들도 이에 발맞춰 연구개발(R&D)에 몰두하고 있다.

450mm 시대를 열기 위해 넘어야 할 산은 높다. 300mm 대비 450mm 장비는 1.5배, 웨이퍼 가격은 5배나 비쌀 것으로 예상된다. 웨이퍼 구경이 커지기 때문에 노광 공정에 걸리는 시간은 50%, 그 외 공정(확산, 식각, 세정, 테스트 등)은 90%나 늘어난다. 뼈를 깎는 업계의 생산성 향상 노력 없이는 450mm 도입 이후에도 원가를 낮추기가 힘들다는 얘기다.

미국 어플라이드머티어리얼즈가 ASML을 누르고 반도체 장비 업계 매출액 순위 1위 자리를 탈환했다. 

2011년 처음으로 매출 순위 1위 자리에 올랐던 네덜란드 ASML은 업계 전반적인 노광 장비 수요 축소 및 차세대 극자외선(EUV) 장비의 성능개선 지연으로 

전년 대비 매출액이 30% 가까이 줄어들며 2위로 내려앉았다.

니콘(미쓰비시)은 반도체장비산업도 합니다.